پیوندهای مفید
آمار
| تعداد نشریات | 22 |
| تعداد شمارهها | 717 |
| تعداد مقالات | 10,307 |
| تعداد مشاهده مقاله | 72,269,784 |
| تعداد دریافت فایل اصل مقاله | 63,999,693 |
طراحی یک جمعکننده CLA جدید با استفاده از گیتهای برگشتپذیر | ||
| مدل سازی در مهندسی | ||
| مقالات آماده انتشار، پذیرفته شده، انتشار آنلاین از تاریخ 25 آذر 1404 | ||
| نوع مقاله: مقاله کامپیوتر | ||
| شناسه دیجیتال (DOI): 10.22075/jme.2025.38879.2895 | ||
| نویسندگان | ||
| محسن شفقی1؛ سمانه امامی* 2 | ||
| 1گروه مهندسی کامپیوتر، دانشکده مهندسی برق و کامپیوتر، دانشگاه سمنان، سمنان، ایران | ||
| 2استادیار گروه مهندسی کامپیوتر- دانشکده مهندسی برق و کامپیوتر دانشگاه سمنان | ||
| تاریخ دریافت: 08 شهریور 1404، تاریخ بازنگری: 14 آذر 1404، تاریخ پذیرش: 25 آذر 1404 | ||
| چکیده | ||
| در سالهای اخیر با پیشرفت تکنولوژی، ساخت مدارهای توان پایین با مساحت کم مورد توجه بوده و دانشمندان به دنبال دستیابی به ساختارهایی هستند که سیستمهای الکترونیکی کمتوان را طراحی و پیادهسازی نمایند. منطق برگشتپذیر به عنوان یک تکنولوژی کاربردی و جدید مطرح شده است که در سیستمهای توان پایینCMOS و محاسبات کوانتومی کاربرد دارد. یکی از مهمترین مباحث موجود در مدارهای الکترونیکی بحث توان مصرفی آن هاست. منطق برگشت-پذیر به دلیل حفظ و قابلیت بازیابی داده های ورودی برای حل مشکل اتلاف انرژی ارائه شده است؛ اما مزایای دیگری مانند افزایش سرعت مدار، کاهش هزینه کوانتومی، کاهش میزان خروجی زباله، کاهش عمق مدار و افزایش عمر سخت افزار را نیز شامل میشود. در این مقاله یک مدار جمع کننده Carry Look Ahead در منطق برگشت پذیر ارائه شده است که با بهرهگیری از گیتهای برگشتپذیر NOT، TR، Feynman و Peres سعی در ارائه یک مدار بهینه شده دارد. طرح پیشنهادی با استفاده از زبان توصیف سخت افزار VHDL و ابزارXilinx Vivado در بستر FPGA پیادهسازی و صحتسنجی شدهاست. طبق بررسیهای انجام شده، مدار 4 بیتی طراحی شده در مقایسه با پژوهشهای پیشین، با هزینه کوانتومی برابر، مقدار 46 درصد بهبود در کاهش تعداد ورودیهای ثابت داشته است. | ||
| کلیدواژهها | ||
| تمام جمع کننده؛ جمع کننده پیشبینی رقم نقلی؛ منطق برگشت پذیر؛ هزینه کوانتومی؛ مدار برگشت پذیر | ||
| عنوان مقاله [English] | ||
| Design of a new Carry Look Ahead Adder using reversible gates | ||
| نویسندگان [English] | ||
| Mohsen Shafaghi1؛ Samaneh Emami2 | ||
| 1Electrical and Computer Engineering Department, Semnan University, Semnan, Iran | ||
| 2Assistant Professor Of Department of Computer Hardware Engineering @ Faculty of Electrical & Computer Engineering | ||
| چکیده [English] | ||
| In recent years, with the advancement of technology, the design of low-power circuits with minimal area has gained significant attention. Researchers have been seeking structures that enable the design and implementation of low-power electronic systems. Reversible logic has emerged as a promising and practical technology, particularly applicable in low-power CMOS systems and quantum computing. One of the most critical aspects of electronic circuit design is power consumption. Reversible logic, due to its ability to preserve and recover input data, has been proposed as a solution to mitigate energy dissipation. Moreover, it offers additional advantages such as increased circuit speed, reduced quantum cost, decreased garbage outputs, reduced circuit depth, and extended hardware lifespan. In this paper, a reversible Carry Look-Ahead Adder is proposed, employing reversible gates such as NOT, TR, Feynman, and Peres to achieve an optimized design. Comparative analysis shows that the proposed 4-bit adder outperforms existing works in reducing the number of constant inputs. Overall, with an equal quantum cost to comparable designs, the proposed approach achieves a 46% reduction in constant inputs. It is worth noting that the proposed design has also been implemented on FPGA using the VHDL hardware description language and the Xilinx Vivado toolchain. | ||
| کلیدواژهها [English] | ||
| Full adder, Carry Look Ahead Adder, Reversible logic, Quantum cost, Reversible Circuits | ||
|
آمار تعداد مشاهده مقاله: 528 |
||