پیوندهای مفید
آمار
| تعداد نشریات | 22 |
| تعداد شمارهها | 712 |
| تعداد مقالات | 10,258 |
| تعداد مشاهده مقاله | 72,013,251 |
| تعداد دریافت فایل اصل مقاله | 63,762,260 |
طراحی و شبیه سازی فلیپ-فلاپ دولبه پویا با سرعت بالا و توان مصرفی پایین | ||
| مدل سازی در مهندسی | ||
| دوره 23، شماره 82، مهر 1404، صفحه 143-156 اصل مقاله (766.51 K) | ||
| نوع مقاله: مقاله پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22075/jme.2024.27841.2306 | ||
| نویسندگان | ||
| شهریار جاماسب* 1؛ مجتبی مظاهری2 | ||
| 1گروه مهندسی پزشکی، دانشگاه صنعتی همدان، همدان، ایران | ||
| 2گروه علوم پایه، دانشگاه صنعتی همدان، همدان، ایران | ||
| تاریخ دریافت: 27 تیر 1401، تاریخ بازنگری: 27 اسفند 1402، تاریخ پذیرش: 10 آذر 1403 | ||
| چکیده | ||
| کاهش همزمان سرعت و توان مصرفی در المان های حافظه دوپایا، با توجه به آنکه معمولا یک رابطه جانشینی بین سرعت و توان وجود دارد، هدفی چالش برانگیز محسوب می شود. یک فلیپ فلاپ دو لبه پویا طراحی شده که سریعتر از مدار استاندارد ایستای (اصلی-فرعی) عمل می کند، با استفاده از تعداد کمتری ترانزیستور، مصرف انرژی کمتری دارد. توپولوژی پیشنهادی برای فلیپ فلاپ دو لبه پویا یک جفت فلیپ فلاپ تک لبه را، که یکی روی لبه مثبت و دیگر روی لبه منفی کلاک تریگر می شود، به کمک یک مالتیپلکسر 2:1 با استفاده از روش کلاک تکفاز واقعی ترکیب می کند. در توپولوژی که پیشنهاد شده، با استفاده از فقط هشت ترانزیستور که توسط سیگنال کلاک سوئیچ میشوند، میتوان به مصرف انرژی کمتری دست یافت. بر اساس شبیه سازی SPICE با استفاده از مدل ترانزیستورهای اثر میدانی در یک فرآیند CMOS 90نانومتری، کارآیی فلیپ فلاپ پویای پیشنهادی با کارآیی فلیپ فلاپ ایستای استاندارد مبتنی بر مدار گیر مقایسه شده است. همچنین، نتایج شبیه سازی SPICE نشان می دهد که فلیپ فلاپ دو لبه ارائه شده در یک فرآیند CMOS 22 نانومتری با ولتاژ تغذیه 9/0ولتی در فرکانس 7/16گیگاهرتز برای کلاک تاخیری 25پیکوثانیه از سیگنال کلاک تا خروجی به نمایش می گذارد و 146میکرووات توان مصرف می کند. عملکرد فلیپ فلاپ پویای TSPC پیشنهاد شده، با عملکرد فلیپ فلاپهای مبتنی بر المان C و فلیپ فلاپهای TSPC که با ولتاژ تغذیه نزدیک به ولتاژ آستانه ترانزیستور کار میکنند، در تکنولوژیهای نانومتری CMOS مورد مقایسه قرار گرفت. | ||
| کلیدواژهها | ||
| فلیپ فلاپ ایستا؛ فلیپ فلاپ پویا؛ فلیپ فلاپ دو لبه؛ CMOSنانومتری؛ سرعت بالا؛ توان مصرفی پایین | ||
| عنوان مقاله [English] | ||
| Design and Simulation of a High-Speed, Low-Power, Dynamic Double-Edge-Triggered Flip-Flop | ||
| نویسندگان [English] | ||
| Shahriar Jamasb1؛ Mojtaba Mazaheri2 | ||
| 1Biomedical Engineering Department, Hamedan University of Technology, Hamedan, Iran | ||
| 2Basic Science Department, Hamedan University of Technology, Hamedan, Iran | ||
| چکیده [English] | ||
| Given the general trade-off between high-speed operation and low power consumption in digital integrated circuits, simultaneous reduction of the propagation delay and power dissipation in bistable memory elements represents a challenging task. Design of a dynamic dual-edge-triggered flip flop (DETFF) is presented which is faster, employs fewer transistors, and consumes less power than the standard static, master-slave flip flop. The proposed topology for the dynamic DETFF combines a pair of single-edge-triggered flip flops (FFs) using a 2:1 multiplexer with one flip flop being triggered on the positive edge and the other on the negative edge of a true single-phase clock (TSPC). The use of only eight clocked transistors accounts for the low-power operation of the proposed DETFF. The performance of the proposed DETFF is compared with that of a static, master-slave D-type flip-flop in a 90nm CMOS technology based on SPICE simulations. Also, SPICE simulations indicate that operating with a 0.9-V power supply at a clock frequency of 16.7 GHz, the proposed DETFF exhibits an average clock-to-Q delay of 25 ps and consumes 146 µW in a 22nm CMOS technology. The performance of the proposed DETFF is also compared with those of a static DETFF employing C-elements and a static TSPC DETFF capable of near-threshold operation in nanometer CMOS technologies. | ||
| کلیدواژهها [English] | ||
| Static flip flops, Dynamic flip flops, Double-Edged flip-flops, Nanometric CMOS, High speed, Low power consumption | ||
| مراجع | ||
|
[1] Bhattacharjee, Pritam, and Alak Majumder. "A variation-aware robust gated flip-flop for power-constrained FSM application." Journal of Circuits, Systems and Computers 28, no. 07 (2019): 1950108. [2] Sabu, Neethu Anna, and K. Batri. "Design and analysis of power efficient TG based dual edge triggered flip-flops with stacking technique." Journal of Circuits, Systems and Computers 29, no. 08 (2020): 2050123. [3] Huang, Zhengfeng, Wanshu Zhong, Lanxi Duan, Yue Zhang, Huaguo Liang, Jianan Wang, Tai Song, and Yingchun Lu. "Low-Power Anti-Glitch Double-Edge Triggered Flip-Flop Based on Robust C-Elements." Journal of Circuits, Systems and Computers 31, no. 13 (2022): 2250231. [4] Asyaei, Mohammad. "Low-Power Register File Design in 90nm CMOS Technology." Journal of Modeling in Engineering 16, no. 54 (2017): 69-81. (in Persian) [5] Pal, Ajit. Low-power VLSI Circuits and Systems. 1st ed., Springer, New Delhi, India, 2015. [6] Kim, Chulwoo, and Sung-Mo Kang. "A low-swing clock double-edge triggered flip-flop." IEEE Journal of Solid-State Circuits 37, no. 5 (2002): 648-652. [7] Nagarajan, P., N. Ashok Kumar, and P. Venkat Ramana. "Design of implicit pulsed-dual edge triggering flip flop for low power and high speed clocking systems." International Journal of Wavelets, Multiresolution and Information Processing 18, no. 01 (2020): 1941009. [8] Lee, Yongmin, Gicheol Shin, and Yoonmyung Lee. "A fully static true-single-phase-clocked dual-edge-triggered flip-flop for near-threshold voltage operation in IoT applications." IEEE Access 8 (2020): 40232-40245. [9] Bonetti, Andrea, Adam Teman, and Andreas Burg. "An overlap-contention free true-single-phase clock dual-edge-triggered flip-flop." In 2015 IEEE International Symposium on Circuits and Systems (ISCAS), pp. 1850-1853. IEEE, 2015. [10] Singar, Sumitra, N. K. Joshi, and P. K. Ghosh. "A Glitch‐Free Novel DET‐FF in 22 nm CMOS for Low‐Power Application." Journal of Nanotechnology 2018, no. 1 (2018): 2934268. [11] Singar, Sumitra, N. K. Joshi, and P. K. Ghosh. "Low Glitch DET-FF for Low Power Integrated Applications." In 2019 6th International Conference on Signal Processing and Integrated Networks (SPIN), pp. 1030-1034. IEEE, 2019. [12] Rajmohan, M., K. Sakthidasan Sankaran, and T. Rasagna. "Design of 4-Bit Dual Edge Triggered Counter using Quantum DOT Cellular Automata." In 2020 International Conference on Communication and Signal Processing (ICCSP), pp. 1467-1471. IEEE, 2020.. [13] Ji-Ren, Yuan, Ingemar Karlsson, and Christer Svensson. "A true single-phase-clock dynamic CMOS circuit technique." IEEE Journal of Solid-State Circuits 22, no. 5 (1987): 899-901. [14] Rajabi, Maryam, Shahriar Jamasb, and Yousef Ganjdanesh. "Low-power, Dynamic, D-type Flip-Flops for Biomedical Implant Devices." Cumhuriyet Science Journal 36, no. 3 (2015): 21-28. | ||
|
آمار تعداد مشاهده مقاله: 665 تعداد دریافت فایل اصل مقاله: 274 |
||