پیوندهای مفید
آمار
| تعداد نشریات | 21 |
| تعداد شماره‌ها | 635 |
| تعداد مقالات | 9,314 |
| تعداد مشاهده مقاله | 67,881,220 |
| تعداد دریافت فایل اصل مقاله | 17,095,943 |
طراحی و شبیه سازی فلیپ-فلاپ دولبه پویا با سرعت بالا و توان مصرفی پایین | ||
| مدل سازی در مهندسی | ||
| مقالات آماده انتشار، پذیرفته شده، انتشار آنلاین از تاریخ 05 خرداد 1404 اصل مقاله (890.23 K) | ||
| نوع مقاله: مقاله پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22075/jme.2024.27841.2306 | ||
| نویسندگان | ||
| شهریار جاماسب* 1؛ مجتبی مظاهری2 | ||
| 1استادیار، گروه مهندسی پزشکی، دانشگاه صنعی همدان | ||
| 2همدان، بلوار شهید فهمیده، خیابان مردم، دانشگاه صنعتی همدان | ||
| تاریخ دریافت: 27 تیر 1401، تاریخ بازنگری: 27 اسفند 1402، تاریخ پذیرش: 10 آذر 1403 | ||
| چکیده | ||
| کاهش همزمان سرعت و توان مصرفی در المان های حافظه دوپایا، با توجه به آنکه معمولا یک رابطه جانشینی بین سرعت و توان وجود دارد، هدفی چالش برانگیز محسوب می شود. یک فلیپ فلاپ دو لبه پویا طراحی شده که سریعتر از مدار استاندارد ایستای (اصلی-فرعی) عمل می کند، با استفاده از تعداد کمتری ترانزیستور، مصرف انرژی کمتری دارد. توپولوژی پیشنهادی برای فلیپ فلاپ دو لبه پویا یک جفت فلیپ فلاپ تک لبه را، که یکی روی لبه مثبت و دیگر روی لبه منفی کلاک تریگر می شود، به کمک یک مالتیپلکسر 2:1 با استفاده از روش کلاک تکفاز واقعی ترکیب می کند. در توپولوژی که پیشنهاد شده، با استفاده از فقط هشت ترانزیستور که توسط سیگنال کلاک سوئیچ میشوند، میتوان به مصرف انرژی کمتری دست یافت. بر اساس شبیه سازی SPICE با استفاده از مدل ترانزیستورهای اثر میدانی در یک فرآیند CMOS 90نانومتری، کارآیی فلیپ فلاپ پویای پیشنهادی با کارآیی فلیپ فلاپ ایستای استاندارد مبتنی بر مدار گیر مقایسه شده است. همچنین، نتایج شبیه سازی SPICE نشان می دهد که فلیپ فلاپ دو لبه ارائه شده در یک فرآیند CMOS 22 نانومتری با ولتاژ تغذیه 9/0ولتی در فرکانس 7/16گیگاهرتز برای کلاک تاخیری 25پیکوثانیه از سیگنال کلاک تا خروجی به نمایش می گذارد و 146میکرووات توان مصرف می کند. عملکرد فلیپ فلاپ پویای TSPC پیشنهاد شده، با عملکرد فلیپ فلاپهای مبتنی بر المان C و فلیپ فلاپهای TSPC که با ولتاژ تغذیه نزدیک به ولتاژ آستانه ترانزیستور کار میکنند، در تکنولوژیهای نانومتری CMOS مورد مقایسه قرار گرفت. | ||
| کلیدواژه‌ها | ||
| فلیپ فلاپ ایستا؛ فلیپ فلاپ پویا؛ فلیپ فلاپ دو لبه؛ CMOSنانومتری؛ سرعت بالا؛ توان مصرفی پایین | ||
| عنوان مقاله [English] | ||
| Design and Simulation of a High-speed, Low-power, Dynamic Double-edge-triggered Flip-flop | ||
| نویسندگان [English] | ||
| Shahriar Jamasb1؛ Mojtaba Mazaheri2 | ||
| 1Assistant Professor, Biomedical Engineering Department, Hamedan University of Technology, Hamedan, 65169-13733, Iran | ||
| 2Department of Basic Sciences, Hamedan University of Technology, Hamedan | ||
| چکیده [English] | ||
| Given the general trade-off between high-speed operation and low power consumption in digital integrated circuits, simultaneous reduction of the propagation delay and power dissipation in bistable memory elements represents a challenging task. Design of a dynamic dual-edge-triggered flip flop (DETFF) is presented which is faster, employs fewer transistors, and consumes less power than the standard static, master-slave flip flop. The proposed topology for the dynamic DETFF combines a pair of single-edge-triggered flip flops (FFs) using a 2:1 multiplexer with one flip flop being triggered on the positive edge and the other on the negative edge of a true single-phase clock (TSPC). The use of only eight clocked transistors accounts for the low-power operation of the proposed DETFF. The performance of the proposed DETFF is compared with that of a static, master-slave D-type flip-flop in a 90nm CMOS technology based on SPICE simulations. Also, SPICE simulations indicate that operating with a 0.9-V power supply at a clock frequency of 16.7 GHz, the proposed DETFF exhibits an average clock-to-Q delay of 25 ps and consumes 146 µW in a 22nm CMOS technology. The performance of the proposed DETFF is also compared with those of a static DETFF employing C-elements and a static TSPC DETFF capable of near-threshold operation in nanometer CMOS technologies. | ||
| کلیدواژه‌ها [English] | ||
| Static flip-flops, Dynamic flip flops, Double-edged flip-flops, Nanometric CMOS, High speed, Low power consumption | ||
| مراجع | ||
|
| ||
|
آمار تعداد مشاهده مقاله: 15 تعداد دریافت فایل اصل مقاله: 16 |
||