طراحی و شبیه سازی مدار جمع کننده پنج ارزشی جدید مبتنی بر ترانزیستور نانو نوار گرافن | ||
| مدل سازی در مهندسی | ||
| دوره 18، شماره 63، زمستان 1399، صفحه 41-50 اصل مقاله (1.76 M) | ||
| نوع مقاله: مقاله پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22075/jme.2020.20194.1886 | ||
| نویسندگان | ||
| مهدیه نیری1؛ مریم نیری* 2 | ||
| 1دانشگاه آزاد یزد | ||
| 2عضو هیات علمی و مدیر پژوهش و فناوری دانشگاه آزاد یزد | ||
| چکیده | ||
| در این مقاله طراحی و شبیهسازی مدارات پنج ارزشی مبتنی بر نانونوارگرافن ارائه شده است. منطق پنج ارزشی بیان شده منطبق بر منطق گلویس می-باشد. برای شبیهسازی ترانزیستور نانو نوار گرافن از مدل سازگار با HSPICE و تکنولوژی 15 نانومتر استفاده شده است. بر این اساس، ابتدا مدارات NAND و NOR پنج ارزشی پیشنهادی، طراحی و شبیهسازی شدهاند. نتایج حاصله نشان میدهند این مدارها از نظر سرعت و توان مصرفی در مقایسه با مدارات همتای CNTFET خود از بهبود چشمگیری برخوردار هستند. در ادامه، مدار جمع-کننده به عنوان اصلیترین بخش پردازندههای دیجیتالی در طراحی مدارات مجتمع، با منطق پنج ارزشی پیشنهاد گردید. . پاسخ گذرای مدارات حاکی از دقیق بودن خروجیها میباشد. پارامترهایی نظیر توان مصرفی، تاخیر و حاصل ضرب توان در تاخیر محاسبه گردید. ارزیابی نتایج نشان میدهد مدار جمعکننده پیشنهادی دارای حاصل ضرب تاخیر در توان 3/179 فمتو ژول در ولتاژ تغذیه8/0 ولت و فرکانس کاری100 مگا هرتز میباشد. | ||
| کلیدواژهها | ||
| نانو نوار گرافن؛ منطق پنج ارزشی؛ گلویس؛ جمع کننده | ||
| مراجع | ||
|
| ||
|
آمار تعداد مشاهده مقاله: 1,310 تعداد دریافت فایل اصل مقاله: 830 |
||
| تعداد نشریات | 22 |
| تعداد شمارهها | 724 |
| تعداد مقالات | 10,448 |
| تعداد مشاهده مقاله | 73,301,624 |
| تعداد دریافت فایل اصل مقاله | 64,697,791 |