طراحی رجیستر فایل توان- پایین در فناوری 90 نانومتر CMOS | ||
| مدل سازی در مهندسی | ||
| مقاله 5، دوره 16، شماره 54، پاییز 1397، صفحه 69-81 اصل مقاله (1.26 M) | ||
| نوع مقاله: مقاله پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22075/jme.2017.6126. | ||
| نویسنده | ||
| محمد آسیایی* | ||
| دانشگاه دامغان | ||
| چکیده | ||
| عمده توان مصرفی در رجیستر فایلهای سریع مربوط به مسیرهای خواندن است که با استفاده از مدارهای دینامیکی پیاده سازی میشوند. از اینرو، یک تکنیک مداری جدید در این مقاله پیشنهاد میشود که بدون کاهش چشمگیر سرعت و مصونیت در برابر نویز، توان مصرفی رجیستر فایلها را کاهش میدهد. در مدار دینامیکی پیشنهادی، شبکه پایینکش به چند شبکه کوچکتر تقسیم میشود تا عملکرد مدار افزایش یابد. همچنین شبکه های پایینکش با استفاده از ترانزیستورهای NMOS پیش بار میشوند تا دامنه نوسان ولتاژ و در نتیجه توان مصرفی کم شود. با استفاده از مدار پیشنهادی، یک رجیستر فایل با 64 کلمه 32 بیتی، دو پورت برای خواندن و یک پورت برای نوشتن پیاده سازی میشود. رجیستر فایلهای مورد مطالعه با استفاده از نرم افزار HSPICE در تکنولوژی 90 نانومتر CMOS و با بکارگیری ترانزیستورهایی با ولتاژ آستانه کم شبیه سازی شدند. نتایج شبیه سازی برای رجیستر فایلها نشان میدهند که تحت مصونیت در برابر نویز یکسان، توان مصرفی و تاخیر در رجیستر فایل پیشنهادی به ترتیب 37% و 36% نسبت به رجیستر فایل متداول کاهش یافته است. | ||
| کلیدواژهها | ||
| رجیستر فایل؛ مدارهای دینامیکی؛ خطوط بیت محلی و سراسری؛ مصونیت در برابر نویز | ||
| مراجع | ||
|
| ||
|
آمار تعداد مشاهده مقاله: 1,453 تعداد دریافت فایل اصل مقاله: 1,001 |
||
| تعداد نشریات | 22 |
| تعداد شمارهها | 722 |
| تعداد مقالات | 10,383 |
| تعداد مشاهده مقاله | 72,840,907 |
| تعداد دریافت فایل اصل مقاله | 64,537,838 |